ドップラーレーダー速度計

私の担当

グループ02で、システム統合、VerilogによるUART受信・表示ロジックの実装、オシロスコープを使ったしきい値と通信タイミングの調査を担当しました。

最終発表資料はチーム全体の成果をまとめたものです。上記の担当範囲は私自身の作業記録に基づきます。

レーダー信号を速度表示に変えるまで

レーダーの出力をアナログフロントエンドで増幅・フィルタリングし、ADCでサンプリングします。STM32はFFTで周波数を推定し、速度に換算した値を表示用の数字に変換してCPLDに送ります。試作機の実演でのサンプリング周波数は5 kHz、別に行ったFFTの演習では10 kHzです。

実演と動作確認

発表資料には、信号発生器から2 kHzを入力した演習、コンパレータとタイマーで構成した別の周波数カウンター、手の動きを使ったレーダー実演を収録しています。静止時の表示は、ノイズしきい値を設け、低周波成分を除外して安定させています。

80 km/hまでの測定範囲は設計目標です。校正した速度での精度測定は行っておらず、手の動きによる実演は定性的な動作確認に限ります。

通信の制約 — STM32側にトランシーバーがなかったため、RS485は片方向の通信にとどまりました。発表資料では、2つ目のトランシーバーの追加とプリント基板（PCB）への実装を改善案として挙げています。

出典と元資料

出典 — グループ02の最終発表資料Design and Implementation of Doppler Radar Speed Detector（全30ページ）。入手できた最終版を以前の発表資料と照合しました。最終報告書は見つかっていません。

元の表紙にはメンバー4名全員の氏名と学籍番号が載っています。このページにはチーム名と一部の原図を掲載し、資料一式は非公開で保管しています。