多普勒雷達測速器

我的貢獻

我在第 02 組參與系統整合，以 Verilog 實作 UART 接收與顯示邏輯，並用示波器檢查訊號閾值和通訊時序。

團隊最終簡報介紹完整系統；我的具體分工則依個人項目紀錄整理。

從微弱訊號到顯示結果

類比前端先放大雷達訊號並濾除雜訊，再交由 ADC 取樣。STM32 用 FFT 估計頻率、換算速度，最後將數值整理成顯示格式，送往 CPLD。整合示範的取樣率為 5 kHz，另一次獨立 FFT 練習則使用 10 kHz。

展示能說明什麼

簡報包含 2 kHz 訊號產生器練習、獨立的比較器與計時器頻率計，以及以手部動作測試雷達的示範。設定雜訊閾值與低頻截止後，靜止時的顯示較穩定。

80 km/h 是預定的測速範圍，並非已驗證的準確度結果。手部動作示範用來觀察系統反應，未經校準，不能作為精確測速的證據。

通訊限制：由於 STM32 端缺少收發器，RS485 僅實現單向傳輸。簡報將補充第二個收發器及製作 PCB 列為後續改進。

原始紀錄

來源：Design and Implementation of Doppler Radar Speed Detector，第 02 組最終簡報，共 30 頁。已將找回的 Final Version 與早期簡報核對；尚未找回最終書面報告。

原始封面列有四位團隊成員及學號。本頁保留團隊署名與部分原圖，完整簡報則留在私人檔案中。